안테나 에러 (antenna effect)의 의미와 해결 방법

 레이아웃을 완료한 후 진행하는 검증 종류 중에 안테나 룰 체크하는 단계가 있다. 보통은 일반 DRC 룰에 포함되어 있지만, 안테나 룰을 별도로 돌려야 하는 경우도 있다.

이번 포스팅에서는 DRC 관점에서는 안테나 에러, 이론적으로는 안테나 효과(antenna effect)라고 불리는 현상 및 레이아웃 에러 발생 시 대처 방법에 대해 알아본다.

 

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안테나 효과란?

 안테나 효과의 보다 정확한 표현은 plasma induced gate oxide damage(플라즈마 유도 게이트 산화물 손상)이지만, 왜인지 이쪽 업계에서는 안테나 효과라는 표현을 사용하고 있다.

반도체 제조 공정 진행 중에는 플라즈마(plasma)를 사용하는 공정이 많은데, 특히 플라즈마 에칭(plasma etching) 공정은 최근 고밀도 플라즈마를 많이 이용하는 추세이다.

특히 금속 공정에서는 금속 스퍼터 공정(metal sputter), 금속 에칭(metal etch), 감광막을 제거하기 위한 에싱공정(ashing), CVD 플라즈마를 이용한 증착공정(deposition)들이 연속해서 진행된다.

이에 따라 메탈에 누적되는 플라즈마 대전은 금속 배선(metal line)을 따라 게이트 산화막(gate oxide)에 쌓이게 된다.

알다시피 게이트 oxide는 반도체 구조물 중에 두께가 가장 얇아서 물리적으로도 가장 취약한 부분이기 때문에 이렇게 게이트 산화막에 쌓인 플라즈마 대전 이온들의 양이 일정 수준을 넘어서게 되면 결국 GOI(gate oxide integration)파괴로 이어져 소자의 특성을 저하시키게 되는데, 이러한 현상을 안테나 효과(antenna effect) 라고 한다.

 

모든 메탈 레이어의 공정이 완료된 이후에는 안테나 효과를 신경쓰지 않아도 되는데, 일단 배선이 완료된 이후에는 모든 소자들은 연결이 완료되어 gate는 앞단의 소스, 드레인과 연결되므로 대전된 이온들의 방전회로가 형성되기 때문이다.

(소스, 드레인은 active이기 때문에 sub, well과 다이오드를 형성하는데, 이 다이오드로 방전되는 전압이 gate oxide가 파괴되는 전압보다 낮기 때문에 gate oxide가 파괴되기 전에 다이오드를 통하여 방전이 완료되는 원리이다.)

그러나 메탈 공정이 진행되고 있는 중에는 상위 메탈이 형성되지 않은 상태이기 때문에 공정 진행 중인 특정 메탈에 쌓이는 플라즈마를 sub이나 well로 방전시킬 수 있는 path가 형성되지 않는 경우가 많다.

 

 

최하단 메탈 M1, M2 공정 시 안테나 효과의 원인 (그림출처 : 위키피디아)

 

공정 중에 대전되는 플라즈마는 메탈의 면적에 비례한다.

따라서 파운드리에서 제공하는 DRC rule을 보면 안테나 에러는 게이트 면적 대비 게이트에 연결되는 각 메탈의 면적 비율이 특정 배수를 넘어서면 에러로 체크하도록 되어 있다.

 

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안테나 에러 해결방법

게이트 옥사이드에 연결된 메탈에서 안테나 에러가 발생하였을 때 해결 방법은 간단히 두 가지가 있다.

 

1) 메탈 점프

위에서 말했다시피 안테나 에러는 게이트 면적 대비 게이트에 연결된 메탈 면적 비율로 체크하기 때문에 가장 쉽게 안테나 에러를 해결할 수 있는 방법은 게이트에 연결되는 메탈 면적을 줄여주는 것이다.

라우팅 길이 때문에 메탈 면적을 기준 이하로 줄여주는 것이 어렵다면 안테나 에러가 발생한 메탈보다 높은 메탈로 게이트 가까운 곳에서 점프해 주면 쉽게 해결된다.

아래의 그림과 같이 M1에서 안테나 에러가 발생하였다면 게이트에 가까운 부분에서 M2로 갈아타 준다. 이렇게 하면 M1의 넓은 면적에 플라즈마가 일시적으로 대전되어도 이 때는 M2 공정이 진행되지 않은 상태이기 때문에 게이트로 연결되는 path가 형성되지 않아서 안전하다.

 

안테나 에러 방지를 위한 메탈 점프

 

 

2) 다이오드 삽입

하지만 사용 가능한 메탈의 수가 아주 적거나 라우팅이 너무 촘촘하여 도저히 상위 메탈로 갈아 탈 수 없는 경우도 있다.  

그런 경우에는 게이트에서 가까운 위치에 방전을 위한 다이오드를 삽입해 주는 방법이 있다.

그런데 다이오드 동작 원리를 정확히 이해하지 못하는 경우에는 이렇게 안테나 다이오드를 잘못 그렸다가 normal 동작 모드에서 다이오드가 turn-on 되도록 레이아웃 할 수도 있기 때문에 반드시

"P-sub에 N active 다이오드로"

안테나 다이오드를 만들어 주도록 한다.

 

P-sub - N active diode bias

 

아래 그림은 위의 메탈 점프 예와 동일한 경우, 메탈 점프를 사용하지 않고 다이오드를 추가하여 해결하는 방법이다.

안테나 에러 방지를 위한 다이오드는 넓은 면적의 메탈에 연결하되 최대한 poly 가까이에서 연결해 주어야 한다.

물론 안테나 에러가 발생한 메탈에 다이오드로 연결되는 메탈라우팅은 위쪽 메탈(예에서는 M2)로 점프하여 연결하면 절대로 안되고, 에러 발생 메탈로부터 아래쪽 메탈들을 통해서만 연결해야 한다. 

안테나 에러 방지를 위한 다이오드 삽입 방법

 

이렇게 연결하면 P-sub은 특별한 경우가 아니면 CMOS 설계시에는 (가장 낮은 전압인) ground로 잡아놓기 때문에 다이오드가 오동작을 할 일이 없다.

이렇게 안테나 에러를 방지하기 위해 추가해 주는 다이오드를 안테나 다이오드 라고 부른다.

간혹 작은 사이즈의 다이오드를 연결해도 안테나 에러가 잡히지 않는 경우도 있는데, 이런 경우에는 연결된 다이오드 사이즈를 키워 주도록 한다.

 

3) 블럭 레벨  input pin에 다이오드 추가하기

블럭이나 IP 검증 완료 후 탑 레이아웃 담당자에게 전달해야 하는 경우에는 블럭이나 IP의 input pin에 안테나 다이오드를 추가한 후 전달한다. 

이렇게 해야 탑에서 라우팅을 완료 한 후 DRC 진행 시 탑 라우팅에 의해 발생 가능한 안테나 에러를 미리 방지할 수 있다.

 

 

 

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MIM capacitor에서의 안테나 효과

 

위에서 설명한 게이트 옥사이드 이외에도 플라즈마 대전에 의해 파괴가 우려되는 부분이 또 하나 있는데, 바로 MIM capacitor의 dielectric 부분이다.

M2, M3 사이에 형성된 MIM capacitor를 예로 들어 보자.

 

 

 

Capacitor가 형성되는 cap-plate와 M2 사이는 아주 얇은 SiO2로 형성되어 있는데, 알다시피 MIM capacitor는 넓은 판상의 메탈로 만들기 때문에 플라즈마가 많이 쌓일 수 밖에 없는 구조이다.

만약 M2의 라우팅이 공정 진행 중에 이미 완료된 상태라면 M2와 sub 사이에는 active를 통한 다이오드가 이미 형성된 상태가 된다.

이 때 M3 공정이 진행되면서 M3에 플라즈마가 대전되면 SiO2가 파괴될 수 있는 전압보다 높은 전압의 플라즈마가 쌓이게 됨으로 인해 MIM capacitor 사이의 SiO2가 파괴될 수 있다.

 

 

 

 때문에 이 경우에는 MIM capacitor의 아래쪽 메탈인 M2 라우팅도 MIM capacitor의 위쪽 메탈과 동일한 M3를 거쳐서 연결되도록 레이아웃 해 주어야 한다.

이렇게 라우팅을 하면 M3 공정이 진행되면서 MIM capacitor의 위, 아래에 연결되는 다이오드가 동시에 연결되면서 방전 path가 형성되어 MIM capacitor의 SiO2 파괴를 막을 수 있다.

 

 

 

 

 

 

이번 포스팅에서는 알고나면 너무 쉽고 간단한 안테나 에러 방지법에 대해 알아보았다.

이제는 안테나 에러가 아무리 나더라도 자신있게 해결할 수 있을 것이다.