쥴리의 아날로그 레이아웃

드디어 쥴리네 회사에도 레이아웃 신입이들이 들어왔다~!신입이들 기본 업무 환경 세팅이 끝나면 먼저 linux command와 vi 에디터 사용부터 전수해 줘야 하기에 이참에 블로그에도 미뤄뒀던 vi 에디터 사용법 포스팅을 올려 보기로 한다. 쥴리가 신입일 때는 vi 에디터밖에 없었지만 요즘은 그보다 더 기능이 추가된 vim (vi improved) 에디터나 gvim (graphcal 기능 추가) 에디터를 많이들 사용하고 있다. 뭔가 편리한 기능들이 추가되었다고는 하지만 기본 vi editor 사용법은 동일하므로 오늘 포스팅하는 것들만 자유자재로 사용할 수 있어도 어디가서 vi 에디터 잘 사용한다는 소리를 들을 수 있을 것이다.vi (vim) 에디터 기본 규칙vi를 처음 사용하는 사람들은 “왜 입력이 안 ..

레이아웃을 하다 보면 CMOS의 input gate에 연결되는 Tie cell을 흔히 볼 수 있다.Tie cell의 출력이 VDD 일 때는 Tie-High, VSS일 때는 Tie-Low cell이라고 부르며, VDD, VSS 두 개의 output을 모두 가지고 있는 cell은 그냥 Tie-cell이라고 부른다.Tie-High, Tie-Low cell은 처음 보면 단순히 “logic 1, logic 0을 넣어주는 셀 아닌가?”라고 생각하기 쉽지만, 실제로는 gate oxide의 신뢰성 보호 측면에서 매우 중요한 역할을 하므로 오늘은 tie cell의 개념 및 이 cell이 왜 필요한지 정리해 보도록 한다.Tie-High / Tie-Low Cell이란?Tie cell은 특정 신호를 항상 고정된 논리값으로 유..

I/O 레이아웃 관련 포스팅을 빨리 끝내버리고 싶은데 여러 업무가 바쁘다 보니 글을 올리지 못한 지 한참이 된 듯 하다.오늘은 I/O 레이아웃 관련하여 I/O special rule이란 무엇인지 알아보도록 한다. 먼저, I/O special rule이란? 레이아웃에서 말하는I/O special rule이란 일반 core 영역 DRC와는 다르게, PAD/IO 주변에서만 예외적으로 적용되는 design rule을 의미하는데, 보통 파운드리 업체로부터 I/O rule, PAD rule 등과 같은 이름으로 별도로 제공해 주고 있다. 이러한 I/O specail rule이 필요한 이유를 설명하자면 I/O 영역은 core 영역과는 다르게 chip의 외부와 직접 연결되는 영역으로서 ESD, Latch-up 등에 대..

요즘 새로운 회사에서 다시 FINFET 공정으로 레이아웃을 진행하다 보니 IR-drop, EM과도 다시 조우를 하고 있다.언젠가 IR-drop, EM 관련 글을 포스팅 하기는 해야지 하고 마음만 먹고 포스팅은 미루고 있었는데, 요즘 경력직 채용을 위해 면접을 보다가 의외로 많은 엔지니어들이 IR-drop과 EM의 개념을 정확하게 모르고 있는 것 같아 안타까운 마음에 포스팅을 먼저 하기로 한다. (사실 바빠서 I/O 관련 포스팅을 위한 그림을 못그리고 있음....ㅠㅠ) IR-drop과 EM은 마치 ESD, latch-up처럼 항상 세트로 거론되는 개념들인데 이 둘은 어떻게 다른지 먼저 개념부터 짚어 보자.IR-drop이란?우리가 어릴 때 부터 배워 온 전압 공식이 있다. 바로 V=IR.풀어 쓰면 전압은 ..

ESD Protection의 기본 개념을 안다면 I/O , ESD 레이아웃을 좀 더 잘 이해할 수 있기 때문에 I/O 레이아웃 하기 전에 알아야 할 기본 개념들의 마지막 글로 ESD protection 방법에 대해 정리해 보기로 한다. 반도체 칩에서 ESD 보호 회로의 가장 큰 목적은 한마디로 칩 내부 회로로 들어온 정전기(ESD) 전류를 가능한 한 빨리, 가까운 경로를 통해 칩 밖으로 내보내는 것이라고 할 수 있다.조금이라도 ESD 전류를 내보내는 시간이 지체된다면 아주 놓은 ESD 전압으로 인해 발생되는 전류는 chip 내부로 유입되어 디바이스를 파괴할 수 있기 때문에 PAD로 유입된 ESD 전류를 가능한 빠르게 chip 외부로 내보내는 것은 매우 중요하기 때문에 ESD가 유입된 PAD 근처의 다른 ..

ESD란? ESD(ElectroStatic Discharge, 정전기 방전)는 물체 간의 전위 차이로 인해 순간적으로 큰 전류가 흐르는 현상을 말하는데, 반도체 설계자들에게는 ESD라는 단어만으로도 스트레스가 어마어마할 정도로 중요한 개념이다.알다시피 반도체 안에 만들어지는 회로는 수 nm 크기의 초미세한 패턴으로 구현이 되는데, 사람 몸이나 장비, 혹은 다른 소자에 쌓여 있던 정전기가 칩 내부 회로로 순간적으로 유입될 때는 작게는 수십 V에서 크게는 수천 V 이상의 전압이 PAD에 인가되면서 이로 인해 순간적으로 엄청난 전류가 발생하게 된다. 이렇게 발생한 전류가 미세한 패턴 안으로 몰려들게 되었을 때, ESD 보호 회로가 제 때 동작하지 않거나 보호회로의 용량이 부족하게 되면 chip의 특정 부분이 ..

최근 virtuoso tool에 대한 가격 부담 및 시높시스 사의 custom-compiler에 대한 공격적인 마케팅으로 custom-compiler 사용도 꽤나 많아지긴 했지만 여전히 현업에서 레이아웃을 위해 가장 많이 사용하고 있는 tool 이 바로 cadence 사의 virtuoso 일 것이다.virtuoso는 1990년대 중후반의 1.4.X version 까지는 opus 라는 이름으로 사용되었다가 대략 2000년 경 1.5.X version 부터 virtuoso 라는 이름으로 바뀌었고, 약 2007년경 1.6.X version 부터는 OA DB로 DB 구조가 바뀌었는데, 기본적인 사용법은 유지되고 있다.이렇게 레이아웃 엔지니어들과 뗄래야 뗄 수 없는 virtuoso를 잘 사용하기 위해 꼭 알아..

지난 글에서는 I/O를 하기 전에 알아야 할 기본 구조(PAD, bump, flip chip 등)를 정리했다면, 이번 글에서는 실제 레이아웃에 사용되는 I/O cell의 종류와 배치 방식을 중심으로 정리해 보는데, 특히 ESD 보호와 관련된 cell, layout 경계 개념도 함께 이해하면 실제 I/O 레이아웃 업무 시 전반적인 배치 및 라우팅 관련 이해가 훨씬 쉬워질 수 있다.I/O Cell의 정의I/O cell은 칩 내부의 회로와 외부 세계를 연결해주는 셀이다. 단순히 신호를 전달하는 것뿐 아니라, 내부 회로 보호, 전류 버퍼링, 전압 레벨 변환, ESD, latch-up 방지 등 다양한 기능이 포함돼 있다.보통 I/O 셀은 칩 가장자리를 따라 배치되고, 그 바깥으로는 PAD나 bump가 위치하게 된..

요즘은 high speed interface 설계를 워낙에 많은 곳에서 하고 있기 때문에 I/O 레이아웃 수요도 무척이나 많은 편이다.하지만 I/O는 연약한 chip 내부 회로와 가혹한 chip 밖의 환경이 연결되는 통로이기 때문에 단순히 트랜지스터나 라우팅을 잘 한다고 끝나는 게 아니라, 패키지와의 연결이나 ESD 보호, 전원 처리, 패드 구조 같은 외부 조건까지 함께 고려해야 하기 때문에 초보에게 쉽게 맡기지 않는 분야이기도 하다. 그래서 I/O 레이아웃을 시작하기 전에 먼저 개념적으로 이해하고 넘어가야 할 내용들이 꽤 많다.이번 글에서는 그중에서도 특히 헷갈리기 쉬운 PAD, bump, chip 구조, bonding 방식 등에 대해 정리해 본다.PAD와 bump의 차이PAD는 칩 내부에서 외부로 신..

오래 전에 사용하던 공정의 PDK를 사용하여 레이아웃 할 때는 XL 기능으로 device를 레이아웃 창에 뿌린 후 기껏해야 source, drain, gate의 contact을 그릴지 말 지 또는 tap위치 선택 등 간단하게 parameter option들을 수정했었는데, 공정이 복잡해지면서 FINFET 공정에서는 parameter option이 불편함을 느낄 정도로 많아지게 되었다.특히 7~8nm node 이하에서는 dummy poly 관련 option도 많아지고, poly to metal 사이의 intermeidate metal 관련 option, cut poly option 등이 수도 없이 추가되면서 device 하나의 option을 내가 원하는 option으로 설정하는 일이 너무 귀찮게 느껴진다...