쥴리의 아날로그 레이아웃

레이아웃 업무를 하다 보면 가장 힘들 때를 꼽으라면 아마  tape-out 일정에 맞춰 검증을 끝내야 할 때일 것이다.게다가 칩 레벨의 검증이라면 run time도 오래 걸리고 라이센스 한 번 잡는 것도 힘들 때가 많다.그런데 힘들게 라이센스를 잡아서 한시간 넘게 LVS를 돌렸는데 netlist에 문제가 있어서 레이아웃 DB와 compare도 못해보고 끝나버렸다면? 아마도 엔지니어는 머리를 쥐어 뜯으며 입술이 바짝 바짝 말라가는 경험을 하게 될 것이다.이렇게 되는 이유는 calibre lvs flow가 아래 그림과 같이 흘러가기 때문이다. Calibre로 LVS를 수행하면 tool은 레이아웃 DB와 netlist DB를 바로 비교할 수 없기 때문에 먼저 GDS(혹은 oasis file)로부터 레이아웃 n..

레이아웃 검증을 하다 보면 flatten netlist를 만들어야 하는 경우가 가끔 생긴다.그 중 가장 큰 이유는 TOP level에서 LVS 검증 시 subcircuit name 이 중복되는 경우를 피하기 위함인데, 여러 부서에서 만든 블럭들을 합체하여 CHIP을 구성하는 경우나, IP를 외부에서 구입하여 사용할 경우가 대표적인 경우가 되겠다. Virtuoso tool이 여러 라이브러리 중에 같은 이름의 instance가 있을 경우에는 cdl-out 시 이름을 자동으로 분리해 주기 때문에, virtuoso tool에서 전체 chip의 cdl netlist 바로 추출하여 LVS에 사용할 수 있는 경우라면 굳이 faltten netlist를 만들 필요는 없다. 그러나 이 경우가 아닐 때 내가 LVS 검증 ..