쥴리의 아날로그 레이아웃

CMOS 회로에서 Decoupling Capacitor(디커플링 커패시터)는 전원 노이즈를 줄이고 안정적인 전압을 공급하는 역할을 하며 주요 기능은 다음과 같다. 1. 전원 노이즈 감소CMOS 회로에서 스위칭이 발생하면 순간적으로 전류가 급격히 변화하면서 전원 노이즈(리플, 스파이크)가 발생할 수 있다. 디커플링 커패시터는 이러한 노이즈를 억제하여 전원 공급이 깨끗하게 유지되도록 도와준다. 2. 전압 안정화전원과 ground 사이에 커패시터를 배치하면, 순간적인 전류 요구량이 커질 때(예: clock 엣지에서 switching) capacitor가 저장된 전하를 공급하여 전압 강하를 방지하는데 이를 통해 전원 핀에 안정적인 전압을 공급할 수 있다. 3. 전원 임피던스 낮춤커패시터는 고주파에서 저임피던스를..

블로그에 글을 포스팅한 지 반년이 지났다.필자가 예전에 작성한 자료를 타인이 그대로 도용하여 강의에 사용한 경우를 발견한 관계로 처음에는 기존에 작성해 놓았던 교육자료를 빨리 업로드하기 위한 목적이 강했는데, 최근 조금씩 방문하는 이들이 생기면서 레이아웃 자체에 대한 질문들이 늘어나고 있다.댓글로는 설명해주기 어려운 질문들이 있기 때문에 잠시 레이아웃이라는 업무 자체에 대한 포스팅을 추가하기로 한다.질문 중에는 "배치하는 것이 힘들어요" 내지는 "배치를 잘 하는 방법이 있을까요" 와 같이 배치와 관련된 질문 비중이 꽤 많은 편인데, 사실 배치는 어느 정도 공간감각을 가지고 하는 일이기도 하고 블럭이나 IP의 용도에 따라 달라지기도 하기 때문에  잘 하는 법을 알려주는 것이 막연하게 느껴진다. 쉽게 생각해..

IC layout 의 결과물이라고 할 수 있는 stream file은 GDSII와 OASIS 두 format이 있다.오늘은 GDSII , OASIS file format의 간단한 history를 찾아서 소개해 본다.GDS(= Graphic Design System) GDSII stream 포맷은 집적회로, 즉 IC 레이아웃 아트워크의 EDA 데이타 전달을 위한 사실상의 산업표준 파일 형식이라 할 수 있는데, 2차원 2D CAD 파일 형식으로 평면의 기하학적 모양, 텍스트 레이블 및 계층적(hierarchical) 형태로 레이아웃에 대한 정보를 나타내는 바이너리 파일 형식이다.이 데이터는 레이아웃을 공유하거나 서로 다른 EDA tool 사이의 DB 전송 또는 photomask 생성에 사용할 레이아웃의 일부..

글쓴이는 아날로그 레이아웃 업무를 하고 있지만, 업무를 진행하다 보면 디지털 레이아웃 엔지니어들과 DB를 주고 받아야 하는 일들도 종종 발생한다.특히 요즘은 아날로그 chip 인 경우에도 디지털 tool을 이용하여 레이아웃 및 검증을 완료하는 추세로 가고 있기 때문에 아날로그 레이아웃 관련 정보를 디지털 엔지니어에게 전달하는 업무도 필수적으로 알아두어야 한다.단순히 생각하면 아날로그 레이아웃을 완료 후 완성된 gds 파일이나 virtuoso DB를 전달해 주면 될 것 같지만 그렇지 않은데, 일단 아날로그 레이아웃과 디지털 레이아웃은 EDA tool 자체가 다르기도 하고, 그 tool을 이용하여 레이아웃 하는 방식 또한 전혀 다르다.디지털 레이아웃을 다른 말로 흔히 auto P&R이라고도 부르는데, P&R..

https://julielayout.tistory.com/10 및 https://julielayout.tistory.com/22 를 먼저 보시면 도움이 됩니다. > 아날로그 회로에서는 MOS, 저항과 더불어 capacitor도 필수적으로 많이 사용하는 디바이스인데 반도체 설계 시 사용하는 대표적인 capacitor 종류 및 특징을 다시 한 번 간략하게 정리해 보면 아래와 같다.MOSCAPMOSFET를 capacitor로 사용 (Cox)단위 면적당 높은 정전용량linear 특성이 나쁨Decoupling 용으로 좋지만 leakage current가 문제 될 수 있음PiP두 층의 poly 레이어 사용일반적인 현대 CMOS 공정에서는 거의 사용하지 않음MiM추가 mask 필요높은 정전용량금속층과 특수 유전체를 ..

이번 포스팅은 저항에 이은 capacitor의 종류와 구조에 대해 간단히 소개하고자 한다. 저항에 비해 반도체에서 사용하는 capacitor는 종류도 많고 구조도 아주 다양하다.특히 메모리 칩에서는 capacitor의 구조에 따라 집적도가 결정될 정도로 가장 중요한 디바이스인데, 일일이 소개 하자면 너무 복잡하고 필자의 지식 범위를 넘어가기 때문에 아날로그 레이아웃에서 접할 수 있고 알아둬야 할 기본적인 capacitor의 구조에 대해 다뤄본다. 먼저, 반도체에서 만드는 모든 capacitor는 두 박막 판 사이에 형성되기 때문에 기본적으로 capacitance를 계산하는 공식은  알고 있어야겠다. 레이아웃 시 기생 capacitance 값을 계산할 때도 숙지하고 있어야 하는 기본 공식이다.ε1=한 쪽 ..

https://julielayout.tistory.com/17  을 먼저 읽고 오시면 도움이 됩니다. >  앞선 포스팅에서 몇 가지 종류의 저항 중 아날로그 회로에서 주로 사용하는 저항은 poly 저항이라고 하였다.그럼 이번 포스팅에서는 matching을 위한 저항 레이아웃에 대하여 살펴보기로 한다. 저항 모양에 따른 mismatching 레이아웃에서 저항값을 계산할 때는 의미있는 저항성분이 있는 지점으로부터 계산하게 된다. (예 : metal이나 silicide, contact 과 poly나 active가 만나는 edge)이 때 저항의 레이아웃이 직사각형 모양이라면 간단히 width, length로 계산 할 수 있지만, 아래 그림과 같은 모양의 저항(이런 저항은 구불구불한 모양을 가지기 때문에 snak..

반도체 설계 시에는 다이오드나 트랜지스터와 같은 능동소자 이외에도 저항, 캐패시터, 인덕터 등의 수동수자들도 실리콘, 메탈과 같은 레이어로 구현할 수 있는데, 이 중 반도체에서 사용되는 저항의 기본적인 개념 및 종류에 대해 알아보기로 한다. 먼저, 저항이란?말 그대로 어떤 물체에 전류가 흐르지 못하도록 방해하는 성질이라는 뜻으로 단위는 옴(ohm)으로 기호는로 표시한다.저항은 전류의 흐름에 저항하는 의미이기 때문에  물체의 양 단에 같은 전압이 가해졌을 때 저항이 크면 전류가 흐르기 어렵고 , 저항이 작으면 전류가 흐르기 쉽다. (옴의 법칙)저항은 물질마다 서로 다른 값을 갖는데, 이렇게 물질이 가지고 있는 고유한 저항값을 비저항이라 부른다.특정 물체의 저항은 그 물체의 비저항에 비례하고 물체의 길이에 ..

MOS Transistor 레이아웃을 할 때 고려해야 할 또 다른 중요한 요소는 STI effect이다.정확하게는 Shallow Trench Isolation stress effect 라고 한다.공정이 미세화 되면서 STI 이외에도 여러가지 stress effect가 (특히 FINFET 공정에서) 대두되고 있지만, 이 중 가장 기본적인 STI stress effect에 대해 이야기해 보자. 먼저, STI란 디바이스와 디바이스를 분리해 주기 위한 구조이다. 쉽게 말하자면 active 와 active를 분리해 주는 역할을 한다. 250nm 이전의 공정에서는 아래 그림과 같이 LOCOS(Local Oxidation of Silicon) 구조를 사용하였는데, 이 구조는 공정 진행 과정에서 edge쪽의 산화막 형..

MOS Transistor matching을 고려할 때 공정 관련하여 잘 알고 있어야 하는 두 가지가 Well Proximity Effect(WPE)와 STI(Shallow Trench Isolation)라고 할 수 있다.본 포스팅에서는 이 중 Well Proximity Effect(WPE)에 대해 설명해 본다.  반도체 공정 진행 중에는 패턴을 입히는 모든 단계마다 감광액(photoresist)을 사용하여 웨이퍼 상에 형성되어햐 하는 부분과 반대의 부분을 구분하게 되어 있다.그래서 공정에서는 감광액의 특성이 아주 중요하다. 얼마나 중요하냐면 2019년 9월에 한국의 반도체 산업을 죽이기 위해 일본이 어떤 원료에 대해 수출규제를 단행해서 난리가 났던 일을 기억한다면 알 수 있을 것이다. 그 때 수출규제 ..