I/O 레이아웃 관련 포스팅을 빨리 끝내버리고 싶은데 여러 업무가 바쁘다 보니 글을 올리지 못한 지 한참이 된 듯 하다.
오늘은 I/O 레이아웃 관련하여 I/O special rule이란 무엇인지 알아보도록 한다.
먼저, I/O special rule이란?
레이아웃에서 말하는I/O special rule이란 일반 core 영역 DRC와는 다르게, PAD/IO 주변에서만 예외적으로 적용되는 design rule을 의미하는데, 보통 파운드리 업체로부터 I/O rule, PAD rule 등과 같은 이름으로 별도로 제공해 주고 있다.
이러한 I/O specail rule이 필요한 이유를 설명하자면 I/O 영역은 core 영역과는 다르게 chip의 외부와 직접 연결되는 영역으로서 ESD, Latch-up 등에 대응해야 하므로 큰 전류가 유입되는 경우가 많이 있기 때문이다.
그래서 core design rule을 그대로 적용하게 되면 신뢰성 test에서 chip이 깨지기 쉽다. 불행하게도 신뢰성 test는 chip의 기본 동작 test를 모두 완료 한 다음 단계에서 실행하게 되므로 chip 개발이 거의 성공한 줄 알고 있다가 맨붕에 빠지기도 한다.
하지만 더 큰 문제는 신뢰성 test까지 가는 시간이 몇 달은 걸리게 되는 점이다.
설계 수정에서 layout 수정, chip revision 전체 시간을 생각하면 개발 시간에 있어서 엄청난 손해를 보게 되므로, 사실은 이 점이 revision 비용보다 더 문제가 되는 부분이다.
자세한 내용들은 이전 포스팅에서 대략 설명이 되었기 때문에 생략하기로......
그럼, 이런 I/O special rule이 반드시 적용되어야 하는 부분은 어디일까?
정확하게는 레이아웃 하는 공정의 design rule file을 자세히 들여다 보면 어딘가에 자세히 설명이 되어 있지만, 대부분 PAD와 직접 연결이 되는 active device 영역은 I/O special rule 적용을 받게 된다.
이렇게 PAD와 직접 연결이 되는 active device 영역을 부르는 이름도 업체마다 다른데, TSMC는 OD injector라고 부르는 반면, 삼성은 이렇게 용어가 통일되어 있지는 않고 같은 개념으로 Diff-injector, ESD diffusion, PAD-connected diffusion 등 기능 중심으로 부르며 이름은 달라도 목적은 같다. (하지만 이름을 좀 통일해 주면 편할 것 같긴 함...ㅠㅠ)
여기서 주의할 점이 있다.
요즘은 I/O special rule check를 위한 dummy layer를 치는 것 보다는 PAD를 레이아웃에서 자동으로 인식하여 special rule로 체크를 하도록 design rule이 제공된다. 이 때 PAD를 인식하는 방법이 각 공정의 DRC rule에 따라 천차만별이어서, 검증 할 때 I/O special rule로 검증이 되었는지 알고 있다가 나중에 full-chip level에서 갑자기 error가 발생하는 경우가 아주 많다.
이는 쥴리 포함 연차가 오래된 엔지니어들도 한 번쯤은 겪어보았을 정도로 흔한 맨붕포인트.
이를 방지하기 위한 방법 역시 DRC rule file을 잘 살펴보는 것이다.
대체로 DRC rule file에서 PAD를 인식하기 위한 방법으로 기본적으로 실제 PAD layer에 연결되면 이 net이 PAD다 하는 식으로 DRC rule이 체크하지만, 실제로 블럭 level의 레이아웃에서는 PAD가 연결되지 않은 상태에서 검증하는 경우가 많아서 특정 pin이 chip level에서 PAD와 연결되는 부분인지 모르고 레이아웃이나 검증을 진행하게 되는 경우도 사실 많이 겪었다.
그래서 블럭 단위의 레이아웃만 의뢰할 때는 회로 설계자가 미리 레이아웃 엔지니어에게 특정 net은 PAD에 연결되어요~ 하고 미리 정보를 주어야 추후 I/O rule에 맞도록 레이아웃을 수정하는 일을 줄일 수 있다.
이렇게 PAD layer가 레이아웃에 포함되지 않은 상태에서 검증을 진행해야 할 때를 대비하여 design rule에서는 보통 pin 이름으로 PAD를 인식하는 옵션도 제공되고 있으므로 이 옵션을 정확하게 세팅해 놓고 DRC를 run 하도록 하자.
그리고 내가 그리는 블럭에서 PAD와 직접 연결되는 부분이 있는지 미리 회로설계자에게 확인해 놓는 것도 매우 중요하다.
PAD에 연결되는 지 모르고 있다가 나중에 PAD에 연결되었을 때 DRC error가 발생한다며 연락오는 경우도 생각보다 많다.
또 어떤 공정에서는 I/O 영역에 special rule check를 위한 dummy layer를 반드시 쳐 주어야 하므로 레이아웃 하기 전에 I/O 영역에 대한 rule은 몇 번이고 확인해야 한다.
여기에 더해 power,ground cell이나 ESD clamp cell 등에는 ESD layer라는 dummy layer가 추가되는 경우도 있는데, 이는 공정마다 다르므로 이 역시 사전에 체크하도록 하자.
보통은 이러한 special layer를 drawing하는 guide도 함께 제공된다.
Special rule check를 위한 dummy layer의 예
그럼, 이번에는 구체적인 I/O special rule 들은 어떤 것들이 있는지 알아보자.
Planner 공정과 FINFET 공정 등 공정에 따라 I/O special rule의 종류도 매우 다른데, 암튼 대략적인 special rule의 종류에 대해 알아보자면,
1) Device 관련 I/O special rule
- Unit device size
- Total device size
- Device 개수(짝수 only등)
- Device 종류
- ESD 저항 size
2) FEOL layer 관련
- contact size
- active edge to contact space
- poly to contact space
- device active to guardring space
3) Guard-ring
- guard-ring width
- guard-ring to device space
- double guard-ring 적용 여부
3) Metal layer
- source, drain unit metal width
- source, drain total metal width
- PAD to device metal width
4) Latch-up 관련
- I/O device 주변 블럭 guard-ring 관련 rule
대략 위와 같은 정도의 I/O special rule 이 있고, 여기에 더해 layout 완료 후 TOTEM, PERC 등의 tool을 사용한 검증도 함께 이루어진다.
Layout 예제를 함께 보여주면 좋겠지만 각 회사마다 다르기도 하고 보안과 관련된 사항들이라 자세한 패턴을 보여주기는 힘들 것 같아서 Design rule의 종류를 보면서 각자 담당하고 있는 업무에 제공되는 문서를 탐독해 보기를 권한다.
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