IR-drop / EM

 요즘 새로운 회사에서 다시 FINFET 공정으로 레이아웃을 진행하다 보니 IR-drop, EM과도 다시 조우를 하고 있다.

언젠가 IR-drop, EM 관련 글을 포스팅 하기는 해야지 하고 마음만 먹고 포스팅은 미루고 있었는데, 요즘 경력직 채용을 위해 면접을 보다가 의외로 많은 엔지니어들이 IR-drop과 EM의 개념을 정확하게 모르고 있는 것 같아 안타까운 마음에 포스팅을 먼저 하기로 한다. (사실 바빠서 I/O 관련 포스팅을 위한 그림을 못그리고 있음....ㅠㅠ)

 

 IR-drop과 EM은 마치 ESD, latch-up처럼 항상 세트로 거론되는 개념들인데 이 둘은 어떻게 다른지 먼저 개념부터 짚어 보자.

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IR-drop이란?

우리가 어릴 때 부터 배워 온 전압 공식이 있다. 바로 V=IR.

풀어 쓰면 전압은 전류와 저항을 곱한 값과 같다는 공식이다.

그러니 IR-drop의 개념은 뭔가 전압(IR)이 떨어진다는(drop) 것임은 쉽게 알 수 있을 것이다.

레이아웃에서 말하자면 전원을 연결하는 메탈 배선의 저항이 존재하기 때문에, 이 메탈 저항으로 인해 배선에 전류가 흐를 때  전원전압이 떨어지는 현상을 말한다.

예를 들면 0.8V 를 공급하는 VDD 전원이 실제 전원으로부터 멀어질수록 메탈 저항 때문에 전압이 감소되어 디바이스 연결부분에서는 0.7V가 될 수도 있는 현상인데, 같은 메탈 저항이어도 해당 메탈에 전류가 많이 흐를 수록 drop이 심해진다. 

 

IR-drop의 종류는 다시 Static IR-drop 과 Dynamic IR-drop의 두 가지 종류로 나눌 수 있다.

Static IR-drop은 평균 전류로 인한 전압 강하로 DC 적인 특성이고, Dynamic IR-drop은 clock edge나 디바이스가 ground와 전원전압 사이로 switching 할 때 전류가 흐를 때 발생한다.

(반도체 회사에서 업무를 시작할 때 기본적으로 inverter 동작 원리는 공부하게 마련인데 이 때 공부한 dynamic current를 떠올리면 될 것이다.)

즉, IR-drop은 전압이 떨어지는 문제라고 간단히 말 할 수 있겠다.

 

그럼 전압이 떨어지면 어떻게 될까?

일단, digital 회로에서 전원 전압이 떨어지게 되면 switching 속도가 느려지게 되므로 전체 회로의 속도가 늦어지게 되고, 이로 인해 timing 특성이 스펙을 벗어날 수 있기 때문에 아주 위험해 진다.

속도 및 timing 특성은 디지털 회로의 생명과도 같기 때문에 특히 clock 주파수가 높아질수록 IR-drop은 치명적인 위험이 될 수 있다.

그렇다면 아날로그 회로에서는?

아날로그 회로도 특히 전원전압 안전성이 중요한데, IR-drop은 전압을 흔들기 때문에 신호를 왜곡하고 SNR(Signal to Noise Ratio)를 저하시킬 수 있다.

또한 bias 회로에서는 전압 레벨 변화로 인한 bias point가 변화됨으로 인하여 설계 시 의도한 gain이나 linearity에 변동이 생길 수 있고, 디지털 회로와 마찬가지로 동작 속도가 감소되면서 신호처리 속도도 감소하게 된다. 

PLL 회로의 경우는 설계 시 의도한 PLL 대역폭이 변경 될 수 있으며, converter 회로의 경우는 resolution이 감소하게 된다.

 

뭐, 한마디로, IR-drop이 크면 디지털이건 아날로그 회로이건 동작 특성이 틀어지게 되기 때문에 그야말로 큰일이 나게 된다.

그리고 dynamic IR-drop이 커지면 EM을 유발 할 수도 있는데, 

EM(Electromigration)이란?

EM은 금속 배선 안에서 전자의 흐름에 의해 금속 원자가 이동하면서 발생하는 물리적인 열화 현상으로, 쉽게 설명하자면 과도한 전류 때문에 금속이 망가지는 신뢰성 문제라고 할 수 있겠다.

금속에 많은 양의 전류가 오래 흐르면 전자가 금속 원자와 충돌하여 금속 원자를 이동시키게 되는데, 이로 인하여 금속에 빈 공간(void)이 발생하거나 솟아오르는 현상(hillock)을 일으켜 소자의 신뢰성을 저하시키게 된다.

이러한 EM을 의도적으로 이용하는 것이 우리가 퓨즈(Fuse)라고 부르는 안전장치인데, 이 퓨즈의 동작 원리를 생각하면 쉽게 EM을 이해 할 수 있다. 

 

그렇다면 레이아웃이 잘못 되었을 때 IR-dop 과 EM은 어떤 차이가 있을까?

위에서 설명하였지만 아래와 같이 간단히 표로 정리할 수 있겠다.

	IR-drop	EM
영향시점	즉시(동작 중)	장기적(시간 누적 후)
결과	timing failure, function failure	단선, short, 수명 단축
주 영향	성능,기능	신뢰성,수명
가시성	simulation에서 바로 보임	초기에 안 보일 수도 있음
worst case	Chip fail	Field failure

 

이제는 IR-drop과 EM의 차이점을 확실히 알 수 있을 것이다.

그렇다면 IR-drop이나 EM이 특히 중요한 회로는 어떤 게 있을까?

 

모두 중요하겠지만 IR-drop이 특히 중요한 회로는 timing,속도에 민감한 회로라는 것을 예상할 수 있겠는데,디지털 회로로는 CPU , GPU, AI accelerator과 같은 고속 디지털 로직이나, Flip-flop, Clock-tree-synthesys 영역 등이 있을 것이고, 아날로그 회로는 ADC, PLL, LDO 등이 특히 중요한 회로가 되겠다.

실제 LDO output 같은 경우, LDO 자체 레이아웃도 중요하지만 LDO output을 연결하는 블럭까지 metal이 최소의 저항값을 가지도록 매우 신경써서 레이아웃 해야 한다.

 

EM이 특히 중요한 회로로는 큰 전류가 흐르는 회로로, power grid, I/O driver, ESD path 가 가장 대표적일 것이고, 항상 켜져 있는 always-on 회로나 bias, reference 회로가 EM이 특히 중요한 회로가 되겠다.

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IR-drop, EM과 FINFET 공정

 

위에서 설명한 IR-drop, EM문제는 최근의 FINFET 공정에서 특히 더 심각해지는데 그 이유로는

 

첫째, 공정이 미세화됨으로 인한 메탈 배선이 더 얇아진 문제가 있다.

배선이 얇아진다는 것은 metal width가 감소한다는 것으로, 이로 인해 metal 저항이 증가하여 결국 IR-drop이 증가하게 되는데, 특히 metal 중에서도 1X metal에 해당되는 M1,M2 등의 metal에서 이 문제는 더욱 두드러진다.

 

두번째로는 FINFET transistor의 특징인 current density 급증이 원인이 된다.

FINFET transistor는 레이아웃 평면도로 보면 width가 작아 보이지만, 실제 구조는 channel 부분이 3차원 구조로 형성되면서 3면에서 전류가 흐르도록 설계된 구조이다. 그래서 레이아웃으로 보는 것 보다 좁은 단면에서 훨씬 많은 전류가 흐르도록 되어 있어서 EM 한계를 초과하기 쉽다.

 

세번째로는 전원전압 감소를 들 수 있겠다.

FINFET 구조를 적용하는 Tr들의 전원전압은 0.9V -> 0.8V ->0.7V 등으로 점차 감소하고 있기 때문에 이 전원전압이 조금만 떨어져도 특성에는 큰 영향을 미치게 된다.

 

마지막으로 via 저항 증가를 원인으로 들 수 있는데, 실제 FINFET 레이아웃을 해 보면 metal의 multi patterning으로 인한 DRC 제약이 심해서 metal과 metal을 연결 할 때 single via를 사용할 수 밖에 없는 경우가 무척이나 많다.

Plannar 공정에서는 via 개수를 자유롭게 늘려서 via저항을 쉽게 줄여 줄 수 있었지만, FINFET 공정에서는 이에 제약을 많이 받게 되어 어쩔 수 없이 via 저항도 증가하게 되었다.

 

위와 같은 이유들로 인해 FINFET 공정은 IR-drop과 EM에 모두 취약한 구조가 되기 때문에 실제 FINFET 공정을 제공하는 파운드리 업체들은 chip의 sign off 기준에 EM 에 대한 일정 수준을 요구하고 있다. (Plannar 공정에서는 이런 요구를 거의 하지 않았음.)

 

우선순위

 

그럼 IR-drop과 EM의 우선순위를 굳이 따져보자면 어떻게 따져야 할까?

일반적으로는 IR-drop이 EM보다는 우선순위가 높다고 볼 수 있다.

그 이유는 IR-drop은 기능, 성능의 문제이므로 즉시 fail 되는 항목으로 tape-out 전에 반드시 해결해야 되는 문제인데 반해 EM은 신뢰성, 수명의 문제로 시간이 지난 후 fail로 판명되기 때문이다.

현업의 예를 들자면 IR-drop을 해결하지 못하면 고객에게 sample chip을 전달하지도 못 할 수준이라면, EM은 일단 sample을 전달해 놓고 신뢰성 문제를 해결할 방법을 찾을 수 있을 정도로 비유 할 수 있을 것 같다.

(하지만 우선 순위가 이렇다는 것이지 어쨋든 둘 다 해결해야 함... ㅠㅠ)

또한  ESD, latch-up과 같이 극한의 전류를 흘려줘야 하는 IO,ESD,Power cell 부분에서는 IR-drop보다는 EM이 더 중요하다. 이 부분에서 EM이 해결되지 않으면 chip을 아예 못쓰게 된다.

그래서 결론은 둘 중 무엇이 더 중요하냐 따지는 것은 큰 의미가 없겠다.

 

IR-drop, EM 방지를 위한 레이아웃

 

ESD, latch-up 방지를 위한 레이아웃이 거의 비슷하듯이 사실 IR-drop, EM 방지를 위한 레이아웃도 비슷한 점이 많다.

 

IR-drop 방지를 위한 레이아웃으로는 먼저 저항이 작은 upper metal을 적극 활용하도록 하며 decap을 충분히 배치하도록 한다. 물론 가능한 power routing metal 전체 width를 최대한 두껍게 그려 주는데, 전류가 많이 흘러서 drop이 심한 부분은 두꺼운 하나의 metal line 보다는 촘촘하고 얇은 여러개의 upper metal을 사용하는 것이 유리하다.

(Total width가 동일할 경우 두꺼운 VDD-VSS 보다는 얇은 VDD-VSS-VDD-VSS-VDD-VSS 가 유리하다는 뜻)

 

EM 방지를 위한 레이아웃은 일단 전류가 많이 흐르는 부분의 metal width를 키워주는 방법이 있다.

또한 single via 보다는 최대한 많은 via array를 사용하고, 긴 metal routing은 피해 주는 것이 좋다.

전류를 많이 driving 하는 부분이 있다면 이 부분을 좁은 면적에 집중적으로 배치하는 것 보다는 좀 넓은 면적에 넓게 배치되도록 하는 것이 좋은 방법이다.

특히 Power cell이나 IO driver 에 연결되는 부분은 metal을 최대한 두껍고, metal stack을 쌓을 수 있는만큼 최대한 쌓아 주는 것이 좋겠다.

 

오늘은 IR-drop, EM의 개념 소개로 간단히 포스팅하고, 추후에 그림들을 모아모아 레이아웃 패턴과 연계해서 포스팅하도록 할 예정인데 언제가 될 지 장담은 못함... ㅠㅠ (집과 회사 모두 요즘 몹시 바빠서...)