Capacitor 종류와 구조

이번 포스팅은 저항에 이은 capacitor의 종류와 구조에 대해 간단히 소개하고자 한다.

 

저항에 비해 반도체에서 사용하는 capacitor는 종류도 많고 구조도 아주 다양하다.

특히 메모리 칩에서는 capacitor의 구조에 따라 집적도가 결정될 정도로 가장 중요한 디바이스인데, 일일이 소개 하자면 너무 복잡하고 필자의 지식 범위를 넘어가기 때문에 아날로그 레이아웃에서 접할 수 있고 알아둬야 할 기본적인 capacitor의 구조에 대해 다뤄본다.

 

먼저, 반도체에서 만드는 모든 capacitor는 두 박막 판 사이에 형성되기 때문에 기본적으로 capacitance를 계산하는 공식은  알고 있어야겠다. 레이아웃 시 기생 capacitance 값을 계산할 때도 숙지하고 있어야 하는 기본 공식이다.

ε1=한 쪽 물질의 유전율, ε2=다른쪽 물질의 유전율, A = 두 박막이 접하고 있는 면적, d=두 박막 사이의 거리이다.

두 레이어 혹은 패턴 사이의 capacitance는 거리에 반비례하고 접하고 있는 면적에 비례함을 알 수 있다.

 

자, 그럼 우리가 반도체 설계 시 의도적으로 capacitor를 만들고자 한다면, 두 레이어 사이의 거리가 아주 작은 곳을 찾거나 접하는 면적이 아주 넓어질 수 있는 부분을 찾아 보면 도움이 되겠군! 하고 생각 할 수 있을 것이다.

 

먼저, 아래 그림과 같이 다이오드의 junction을 이용하여 capacitor를 만들 수 있다.

diode for capacitor

만들 수는 있는데, 사실 다이오드를 이용하여 실제 capacitor로 사용하는 회로는 필자도 아직 접해보지는 못했다.

다이오드 양 단의 전압에 따라 capacitance 값이 변화하고, 전압을 잘못 연결하였다가는 다이오드가 turn on 되어버리기 때문에 위험한 면도 있다.

게다가 다이오드를 만들기 위해서는 P-sub에 N active를 적용하면 P-sub이 ground 와 short되는 문제가 있고, Nwell에 P active를 적용하면 레이아웃 사이즈가 많이 커지는 동시에 ERC error 발생도 감수해야 하기 때문에 귀찮은 점이 한 두 가지가 아니다. 초보들이 잘못 레이아웃 하다가는 나중에 full layer revision하기 딱 좋은 디바이스이므로 결론은 안쓰는 걸로.....

 

실제로 아날로그 회로에서 capacitor로 사용하는 것은 크게 네 종류로 나눌 수 있다.

 

MOS capacitor

PIP capacitor

MIM capacitor

MOM capacitor

 

이 세 가지 capacitor의 구조에 대해 좀 더 알아보도록 하자.

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MOS capacitor

알다시피 gate-oxide는 많은 반도체 구조물 중에서도 가장 얇은 구조물이다. 때문에 gate oxide 위 아래 레이어와의 거리가 엄청 짧아지므로 capacitor로 활용하기에 이만한 것도 없다. 

Gate oxide의 윗단은 gate-poly, 아랫단은 P-sub(P-well) 혹은 N-well 이 된다. 

NMOS cap의 레이아웃과 vertical 구조를 보자.

NMOS capacitor

 

MOSCAP의 경우 gate,source,drain 전압에 따라 Transistor의 동작 mode가 달라진다는 것이 가장 큰 단점이 된다.

각 동작 mode에 따른 capacitance model은 아래 표를 참고하자.

Segment model to explain the Gate Capacitor Variation

 

그리고 Psub이나 Nwell 에 바로 contact을 연결할 수 없으므로 guardring을 통하여 신호를 연결해 줘야 한다.

또한 MOSCAP은 전압에 따라 gate 아래쪽에 채널이 형성되므로 전체 capacitance는 oxide 양단의 capacitance와 채널 capacitance의 조합으로 결정된다.

때문에 MOSCAP의 경우는 보통 DC 신호가 흔들리지 않도록 하는 decoupling capacitance로 많이 사용된다.

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이렇게 일반적인 MOSCAP의 채널 형성으로 인한 capacitor 효율을 개선하기 위해 사용하는 것이 accumulation MOS인데, 일반적으로 varactor capacitor로 많이 알려져 있다. 대부분의 파운드리에서  Nwell에 N active로 제공된다.

위의 MOSCAP과 다르게 active와 sub type이 같기 때문에 별도로 guardring을 통해 contact 연결을 하지 않아도 되며, gate 아래에 채널이 형성되지 않기 때문에 순수한 oxide 양단 capacitance 값을 이용할 수 있다.

물론 capacitance 값도 크기 때문에 아날로그 회로에서도 많이 활용하는 capacitance이다.

레이아웃 및 구조는 아래 그림과 같다.

varactor capacitance

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PIP capacitor

PIP capacitor는 Poly-insulator-Poly 로, poly를 두 번 형성하는 capacitance이다.

Poly 공정을 두 번이나 실행하는 것에서 알 수 있듯이 좀 비싸고 집적도가 아주 높아야 하는 칩에 적용된다. 예를 들면 mobile용 image sensor 정도.

레이아웃 구조는 아래와 같다.

PIP capacitor

 

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MIM capacitor

 

MIM capacitor는 Metal-insulator-Metal 의 약자로, 위 아래 층의 두 메탈 사이에 insulator(SiO2)를 형성하여 만드는 capacitance이다.

Planar CMOS 공정의 capacitor에서 많이 볼 수 있는 낯익은 capacitor라고 할 수 있겠다.

보통의 경우 RDL을 제외한 TOP level metal과 바로 그 아래 metal 사이에 형성되는데, 구조를 자세히 살펴보면 다음과 같다.

MIM capacitor

 

MiM capacitor는 넓은 모양으로 위 아래 metal을 깔아줘야 되므로 top, bottom metal routing에 제약을 많이 받게 된다.

그래서 레이아웃 할 때 많이 듣는 질문 중의 하나가 이 cap 위에서 via로 아래쪽 메탈에 연결해 주면 안되나요? 이다.

위의 그림을 보면 알겠지만 답은 안된다.

왜냐? 이런 MIM capacitor 영역에 있는 via는 TOP과 Lower 메탈을 연결해 주는 것이 아니다. 실제 capacitance는 위의 오른쪽 그림의 SiO2의 위, 아래 레이어 사이에 형성된다.즉 Lower 메탈과 Cap plate 사이가 진짜 capacitance 영역이고, Via는 이 Cap plate와 TOP 메탈을 연결해 주는 역할을 하기 때문에 MIM capacitor 영역에서는 via가 연결해 주는 레이어가 MIM capacitor가 아닌 일반 영역과는 다르다는 것을 알아야 한다.

사실 MIM capacitor에서의 TOP 메탈은 capacitor 윗단의 routing 용도일 뿐이다. 실제 capacitance와는 상관없기 때문에 다음 포스팅에서 다루게 될 capacitor matching에서도 패턴의 기준은 Cap plate로 생각하면 되겠다.

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MOM capacitor

MOM은 Metal-Oxide-Metal 의 약자로, 위의 MIM capacitor와 같이 별도의 레이어가 추가되는 공정이 아닌, 공정에서 사용하는 메탈을 이용하여 capacitor를 만드는 것인데, 쉽게 말해서 parasitic capacitance를 이용하는 capacitor 이다.

MOM capacitor도 모양에 따라 여러가지 형태가 있다.

구조를 보면 알겠지만 MOM capacitor는 일반적으로 routing 용으로 사용되는 메탈과 via만 사용하여 만들 수 있기 때문에 추가적인 비용이 들지 않는다.

같은 이유로 이게 capacitor인지 일반 메탈인지 구분이 되지 않기 때문에 MOM capacitor에는 capacitor로 인식하기 위한 검증용 dummy layer들을 사용하게 된다는 것을 알아두자.

 

파운드리에서는 위의 네 가지 형태에 대한 capacitor를 모두 제공하는 것은 아니고 MOM은 제공하지 않고 MIM만 제공한다거나, MIM은 제공하지 않고 MOM 중 한가지 형태의 capacitor를 제공하거나 하기 때문에 디자인 룰을 통하여 미리 어떤 형태의 capacitor를 제공하는지 알아 두어야 한다.

 

위에서 MOM capacitor는 metal 사이의 parasitic capacitance를 이용한다고 하였다.

각 MOM capacitor의 양 단 capacitor 가 어떻게 형성되는지는 아래 그림을 참고하면 되겠다.

 

최근의  finfet 공정들은 메탈의 width에 제한이 많기 때문에 Parallel Wire(PW) MOM capacitor로 대부분 제공되고 있는데,

PW 타입은 MIM cap과 달리 에칭에 의한 capacitance variation 영향을 거의 받지 않기 때문에 dumy capacitor를 사용할 필요가 없다는 장점이 있다. 그러나 capacitor 양 단의 전압차에 따라 minimim metal width, space가 달라지는 공정이 많기 때문에 MOM capacitor를 사용할 때 해당 옵션을 잘 선택해야 한다.

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위에서 소개한 capacitor 중 analog 회로에서 많이 사용하고 있는 MOM,MIM, MOSCAP의 특징 및 장단점을 정리한 표로 이번 포스팅은 마무리하겠다. (PIP capacitor도 일반 아날로그 회로에서는 거의 사용하지 않음)

출저:https://www.utmel.com/blog/categories/capacitors/what-is-the-difference-between-mom-mim-and-mos-capacitors