[아날로그 레이아웃]Planar CMOS와 FINFET layout 차이점

대략 12~14nm node 이하의 파운드리 공정은 기존의 planar CMOS가 아닌 FINFET 으로 개발되고 있다.

따라서 최근의 IC 레이아웃 관련 구인란을 살펴 보면 "FINFET 레이아웃 경험 우대" 라는 항목을 종종 발견하게 되곤 한다.

또한 파운드리나 아날로그 IP 개발 관련하여 프리랜서로 업무를 할 때도 FINFET 관련 업무는 FINFET 유경험자에게만 의뢰하고, 업무 단가도 일반 planar 레이아웃 업무보다 높다는 말을 듣기도 한다.

 

도대체 FINFET  레이아웃이 얼마나 어렵기에 이러는 것일까? 라는 이들 및 앞으로 포스팅 하게 될 내용의 사전 이해를 위해 planar 레이아웃과 FINFET 레이아웃 차이점에 대한 설명을 먼저 해야 할 것 같다.

참고로 경험 상 파운드리 업체를 잘 선택했을 경우에는 FINFET 레이아웃도 planar 레이아웃에 비해 별로 어렵지 않다고 느낄 수도 있지만, 잘못 선택했을 경우에는 레이아웃이 고통 그 자체가 될 수도 있다. (그 정도로 파운드리 업체 별로 레이아웃 편의성에 대한 지원 편차가 어느 정도 있는 편)

하지만 현재 국내의 아날로그 설계 시 사용하는 FINFET 파운드리 공정은 아마도 삼성이나 TSMC 둘 중 하나일 것이므로 상술한 것과 같은 고통을 느낄 일은 거의 없을 것이다.

그럼에도 기본적으로 FINFET 공정을 접하게 되면 추가되는 레이어가 많고 디자인 룰의 복잡도가 비교할 수 없을 정도로 커지기 때문에 planar CMOS 레이아웃만 하다가 FINFET 레이아웃을 갑자기 맡게 된다면 당황할 수 밖에 없을 것이다.

반대로 FINFET 레이아웃만 계속 하다가 planar CMOS 레이아웃을 하게 되면 레이아웃 모양이 익숙치 않아서 마찬가지로 적응하는 데 시간이 좀 걸릴 수도 있다.

 

Planar CMOS 레이아웃에 비하여 FINFET 공정의 레이아웃이 어려워지는 원인을 아래와 같이 나누어 보았다.

 

첫째, 추가 혹은 변경된 많은 종류의 layer

둘째, Coloring Metal & Via 

셋째, 엄격해진 density rule

넷째, Poly 및 metal의 방향성 고정

다섯째, IR-drop, EM rule sign-off 필수

 

위의 항목에 대해 좀 더 자세히 살펴보도록 하자.

 

<추가된 많은 종류의 layer>

FINFET 공정에서는일단 Transistor 모양이 입체로 바뀌면서 공정에서 source, drain이 튀어나와야 하는 FIN을 표시하기 위한 FIN grid 레이어가 추가되었고, 초미세 공정 및 FINFET 공정의 안정성을 위해  (density 및 여러 layout effect에 의한 특성 관리 차원에서), 또 device 연결에 필요한 여러 레이어가 추가 되었다.

그 중 대표적인 것이 planar CMOS 의 Contact 레이어 대신 추가된 intermediate metal 레이어이다.

Planar 공정에서 디바이스(poly, active)와 최하단 메탈인 M1을 연결하는 것이 Contact 인데, 사각형 모양의  기둥 형태로, 텅스텐으로 채워져 있는 형태이다. 사실 텅스텐은 메탈(대부분 구리로 이루어짐)에 비하여 저항이 다소 높은 관계로, 기존의 공정에서는 Contact 윗부분에 메탈과 거의 비슷한 수준의 저항을 가질 수 있도록 처리하는 과정(silicide 공정)을 거쳐서 사용하였다.

하지만 FINFET 공정에서는 poly topology가 높아짐으로 인하여 상대적으로 Contact 높이가 커지면서 증가된 저항에다가  사이즈 축소로 인한 텅스텐의 부피 자체가 줄어들면서 저항값이 상당히 증가하게 되었다. 결론적으로 증가한 Contact의 저항이 디바이스 특성 악화를 초래하는 결과를 가져왔다.

때문에 기존의 Contact을 대신하여 모양과 재질에 변화를 준 레이어가 추가 되었는데, 이를 보통 M0, VIA0 레이어로 표현하고 있으며, FEOL(Front-End-Of-Line) , BEOL(Back_End_of_Line) 에 추가하여 최근 MOL(Middle-Of-Line) 이라는 표현을 쓰고 있다. MOL은 FEOL과 BEOL 사이에 진행되는 프로세스로, 디바이스와 메탈을 연결하는 프로세스라고 생각하면 되겠다. M0의 경우 poly에 연결되면 M0PO, active에 연결되면 M0OD 로 레이어가 나누어지기도 한다.

향후 FINFET 구조에서 GAAFET 구조로 프로세스가 진행되면 이 MOL 레이어가 높은 확률로 더욱 복잡해질 가능성이 많다.

 

< Coloring Metal & Via >

반도체 산업이 20nm공정 노드에 도달했을 때 EUV lithography 장비는 아직 생산 준비가 되지 않았고, 사용 중이던 193i장비(193nm 파장을 사용하는 노광장비)는 필요한 미세 레이아웃을 정확하게 구현하기 어려움에 직면했다.

이에 대한 해결책으로 패턴들 사이에 충분한 lithography 간격을 제공하여 여러 마스크로 레이아웃을 분할하는 공정인 멀티 패터닝이 도입되었다.

즉, 초기의 double patterning은 대부분 LELE(Litho-Etch-Litho-Etch) 방법으로, tripple patterning은 LELELE( Litho-Etch-Litho-Etch-Litho-Etch) 방법으로 구현되었고, 시간이 흐르면서 SADP(Self-Aligned Double Patterning) , SAQP( Self-Aligned Quadraple Patterning) 외 여러가지 방법으로 multi-patterning을 구현하고 있으므로 디자인 룰 파일을 보면서 해당 파운드리 공정이 어떠한 방식을 적용하고 있는지 알아두는 것도 도움이 된다.

 

공정 관점에서는 이런 멀티 패턴에 대해 번호로 구분하여도 되겠지만, 레이아웃 관점에서는 공정 진행 시 구분되는 레이어를 시각적으로 구분하여야 쉽게 작업이 가능하므로  같은 레이어이지만 color를 다르게 하여 구분한다.(Coloring 이라고 부르는 이유, 즉 Coloring=Multi-patterning)

즉 2 color 레이어인 경우 double patterning, 3 color 레이어인 경우 tripple patterning으로 공정이 진행된다는 뜻.

좀 더 쉽게 설명하자면 2 color는 웨이퍼 위에 같은 메탈을 한 번 찍고 또 한 번 찍는 것이다. 먼저 찍은 메탈 컬러가 red, 나중에 찍은 메탈 컬러를 green 이런 식으로 구분하여 레이아웃 시 메탈에 컬러를 입혀 주어 구분한다.

 

이해하면 쉽겠지만 당연하게 같은 color 메탈 사이의 space rule은 다른 color 메탈 사이의 space rule 보다 훨씬 크다.

같은 메탈이어도 같은 color 메탈 사이의 design rul과 다른 color 와의 design rule이 별도로 존재하므로 coloring 메탈을 사용하게 되면 DRC rule 개수가 훨씬 많아지고 당연히 layout도 훨씬 어려워진다.

(DRC rule을 맞추는 것도 일이지만 메탈이나 VIA에  일일이 color를 입혀주는 것이 어쩌면 더 귀찮은 일)

귀찮아서 한 가지 color 메탈로만 라우팅을 한다면 어떻게 될까?

불행히도 각 color 별로 density 룰이 존재한다. 2 color라면 처음부터 routing을 5:5 정도로 적당히 나누어 진행해야 나중에 density rule에서 좌절하는 일을 피할 수 있다. 그러니 3color일 경우는 어떨지 상상해 보라.

참고로 10nm급 이하에서는 보통 최하단 메탈은 3 color까지 사용한다.

이렇게 coloring 메탈을 사용하는 경우 팁을 주자면 design rule에서 허용되더라도 가능하면 metal을 90도로 꺽어서 사용하는 것을 피하고 직선으로만 사용하는 것을 권한다.

 

메탈만 coloring이 적용되어도 머리 아픈데 보통 이정도면 파운드리 업체에 따라 후작업에서 자동으로 color를 입혀 주냐 아니냐의 차이가 존재 할 뿐  하단의 VIA에도 coloring이 적용된다. 

특히 파운드리 및 공정선택으로 인해 VIA coloring을 레이아웃 단계에서 입혀줘야 함 플러스 극악의 color 별 VIA density 룰을 만나게 된다면 그곳이 곧 지옥이 될 수도.... (density를 맞추기 위해 더미 메탈, 더미 VIA 를 추가하다가 리얼 신호에 short되는 일이 부지기수. 필자의 경우 첫 FINFET 레이아웃을 이런 공정을 만나서 멘탈 털린 적이 있다. DRC,LVS 패스 하는 것은 검증 tool로 잡을 수 있었지만 signal에 잘못 붙은 VIA + floating 메탈이 하필 중요 clock 신호였기 때문에 문제됨.  나중에 post-sim으로 빈틈없이 확인하세요 ㅠㅠ. 덕분에 웬만한 FINFET 레이아웃은 planar 수준으로 볼 수 있는 투시력이 생겼다는....)

 

< 엄격해진 density rule >

세번째는 역시 초미세 공정 및 FINFET 공정 특성 상 density rule이 아주 엄격하게 적용되기 때문에 active, poly, metal 레이어의 빈 공간에는 더미 패턴이 가득 차 있어야 하므로 레이아웃이 훨씬 더 복잡하게 느껴질 수 있다.

이 더미 패턴은 planar CMOS 공정에서 레이아웃 완료 후 후작업으로 더미 generation하는 수준이 아닌, 레이아웃 초기 단계부터 계획하여 이에 맞춰 레이아웃을 진행하지 않는다면 DRC를 통과 할 수 없는 수준이므로 초기 계획없이  FINFET 레이아웃을 진행했을 때 몹시 당황하게 되는 요인이 될 수 있다. 

 

< Poly 및 metal의 방향성 고정  >

Poly 레이어의 경우 이미 대부분의 30nm~40nm 노드 사이에서 칩 전체에서 가로 혹은 세로 중 한 방향으로만 사용할 수 있게 디자인 룰이 변경되었다.

이는 기존과 같이 레이아웃 완료된 블럭을 가져다 쓸 때 90도나 270도로 회전시켜서 배치하는 것이 불가능하게 되었다는 뜻이며, 공간의 제약 때문에 부득이 가로,세로 방향을 바꾸어서 사용해야 하는 경우에는 블럭 모양 기준으로 가로, 세로의 두 가지 레이아웃을 해야 된다는 뜻으로, 실제 이로 인하여 레이아웃 업무량이 폭증하는 원인이 되기도 했다.

가장 쉽게 예로 들 수 있는 것이 I/O 레이아웃으로, PAD limit I/O의 경우 길쭉한 모양 때문에 90도로 회전하여 사용할 수 없어서 똑같은 회로에 대해  칩의 위,아래용 I/O와 왼쪽,오른쪽에 배치하는 I/O를 따로따로 레이아웃 해야 한다.

그런데 10nm 이하의 대부분 노드에서는 라우팅 메탈에 대해서도 방향성에 제약이 생기게 되었다. 예를 들면 M1,M3,M5는 세로 방향으로만 사용 가능하고 M2,M4,M6은 가로 방향으로만 사용 가능하다는 식.

이렇게 메탈의 방향이 한 방향으로만 고정이 되면 메탈을 90도로 꺽어서 라우팅하는 것이 불가능해진다. 또한 power,ground 신호나 전류를 많이 driving하는 신호의 경우 기존과 같이 위,아래 메탈을 쌓아서 라우팅 하는 것도 불가능해 지고, 가로,세로 메탈이 교차하여 연결되는 부분에 double via를 적용하는 것도 상당히 어려워지게 되었다.

따라서 중요 신호의 경우 메탈 width,space, via 연결 방법에 대해 레이아웃 초기에 계획을 세워야 한다. 

 

실제 FINFET 공정 메탈 관련 룰은 메탈의 방향 뿐만 아니라 width,length,space에도 제약이 상당히 많아서 width,length,space 각각 몇몇 옵션 중에 선택하여야 하는 등, planar 공정에서와 같이 자유롭게 라우팅을 할 수 없는 경우가 대부분이다.

그래서 위의 coloring 및 metal의 방향성, 메탈width,length,space 의 제약 사항을 보다 쉽게 적용하기 위해서 EDA 업체에서는 WSP(width-space-pattern)을 지원해 주기도 하니 레이아웃 기초 단계에서 각 메탈 레이어 별 WSP 를 잘 세팅해 놓는 것도 좋은 방법이 되겠다.

 

< EM 검증 sign-off 필수  >

상술했다시피 FINFET 디바이스는 좁은 레이아웃 면적에 planar 디바이스 대비 훨씬 많은 전류를 구동할 수 있고, 그런 목적으로 개발되었다. 

반면, 디바이스에 연결하기 위한 메탈, via의 크기도 아주 작아졌기 때문에 EM 특성에 아주 취약하게 되었다. 검증을 돌려보면 특히 MOL 부분의 레이아웃에 따라 EM 특성이 심하게 나빠질 수 있다는 점이 특히 문제가 된다. 그래서 언뜻 보기에 planar 공정 레이아웃에서 적당해 보이는 수준으로 레이아웃을 했다가는 power,ground 라우팅을 전체적으로 갈아 엎어야 되는 경우도 발생한다.

따라서 파운드리 없체에서는 FINFET 공정 레이아웃에 대해서는 EM, IR-drop 관련된 검증을 필수로 요청하고 있으며 사인오프 기준에 충족되지 않으면 tape-out이 불가능해진다. 

이 검증은 top metal까지 라우팅 완료된 상태에서 진행되어야 하기 때문에 대부분 레이아웃 완료된 마지막 단계에서 EM 룰을 통과하지 못하게 되면 그야말로 난리가 나는 상황이 되어 버리므로 가능한 여유 일정을 가지고 검증할 수 있도록 한다.

특히, 동작 주파수가 높고 FIN개수가 4를 넘어가는 Tr이 주를 이루게 되는 레이아웃은 엄청나게 많은 전류가 흐른다고 생각하고 주의를 기울일 것.

 

 

 

위의 여러가지 요인을 종합하여 볼 때, FINFET 공정을 사용한 레이아웃을 잘 이해하려면 일단 적당한 크기의 블럭을 디바이스 배치 단계부터 더미 생성, EM 검증 및 수정하는 과정까지 실행 해 봐야 감을 잡을 수 있다는 결론을 얻을 수 있다.  그리고 이 점이 바로 FINFET 레이아웃 시 "경험자 우대"라는 항목을 잘 설명해 줄 것이다.

누구나 한 번은 레이아웃을 직접 하면서 시행착오를 거쳐야 하겠지만, 사전에 파운드리 업체에서 제공되는 디자인 룰 파일을 최대한 자세히 살펴보고 이해한 후 전체적인 배치와 라우팅 전략을 세운다면 그래도 어렵지 않게 레이아웃을 할 수 있을 것이다.

 

참고로, 아무리 경력이 많다 하더라도 7nm급 이하의 FINFET 레이아웃을 처음 하면서 온갖 검증 항목을 모두 클리어 하고 나면 아마도 완성된 레이아웃이 걸레처럼 너덜너덜해졌다고 느낄 수 있다. 그래서 보통 첫 레이아웃은 버리고 다시 그리는 경우도 많은 편.

하지만 너무 큰 걱정은 하지 말자. 어차피 FINFET 레이아웃은 coloring과 더미 패턴으로 뒤덮이고 나면 회로 설계자들도 post-simulation을 돌려보지 않고는 이것이 잘 된 레이아웃인지 아닌지 판단하기 힘들다. 

그래서 planar 공정에서와 같이 "바쁘면 회로 설계자가 직접 레이아웃 하면 되지!" 라는 말은 FINFET 공정에서는 (다행인지 불행인지 몰라도) 거의 들을 수 없게 되었다.

그러니 레이아웃 담당자가 FINFET 레이아웃을 가장 잘 안다고 생각하고 겁내지 말고 인버터부터 차례 차례 도전해 보도록 하자!