Planar CMOS process

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 최근 MOS 종류가 매우 다양해지고 있지만, 현재 analog 제품으로 가장 많이 양산되고 있는 기본 planar CMOS 공정을 먼저 알고 있어야 기타 공정들을 이해하는 것이 쉬워진다.

따라서 오늘은 planar CMOS 공정에 대한 포스팅을 하고자 하며, 향후 FINFET이나 GAA 공정 및 디바이스 차이점에 대해 기회가 되면 별도 포스팅 하도록 하겠다.

 

CMOS 공정은 크게 FEOL(Front End of Line), BEOL(Back End of Line)으로 나눠진다.

FEOL은 디바이스를 형성하는 단계로, contact 직전까지의 공정을 뜻한다.

BEOL은 디바이스 간 신호를 연결하는 routing 단계로, contact 및 그 이후의 모든 공정을 칭하는 용어이다.

모든 공정 단계는 photo, etching을 거치면서 패턴을 찍고 필요없는 패턴을 지우고 하는 과정들이 반복되는데, 파운드리 업체마다 디바이스의 각 부분을 만드는 과정이나 순서는 다를 수 있기 때문에 본 포스팅에서는 CMOS Tr 형성 과정을 개념적으로만 간략히 다루고자 한다.

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FEOL process :

FEOL (Front-End-Of-Line)

 

Active area Definition :

Poly, Active가 아닌 부분은  STI(Shallow Trench Isolation)이라는 구조물로 채우는데, 일종의 전기적 차단막이라고 생각하면 된다.

오래된 공정에서는 좀 더 얕고 넓은 모양의 LOCOS라는 공정으로 구현하였지만 공정이 scale down 되면서 active 사이의 space를 좁히기 위해 STI 공정으로 대체되었다.

공정에서는 wafer를 etching으로 파서 SiO2를 채워 넣는 방법으로 만든다.(참고로 SiO2는 쉽게 표현하면 유리이다.)

Active area definition

 

P-well ,N-well 형성 :

공정에 따라 well을 형성하는 것은 여러가지가 있을 수 있다. 아래 그림은 도핑되지 않은 substrate에 Pwell, Nwell을 별도로 형성한 것이지만, 가장 흔한 방식은 substrate는 P type으로 도핑하고 Nwell을 만드는 방식이다.

반대로 substrate는 N type으로 도핑하고 Pwell을 만드는 방식을 적용할 수도 있겠지만 CMOS 특성 상 Nwell이 power로, Pwell이 ground로 bias를 연결해야 하기 때문에 만약 이렇게 사용한다면 여러 개의 power를 이용하여 동작하는 칩을 만들기는 훨씬 어려워진다.

P-sub, Nwell 방식은 여러 개의 블럭에서 사용하는 ground 는 대부분 0V이기 때문에 Nwell만 분리함으로써 power만 분리하는 데 유리하다. 이런 이유로 대부분의 CMOS 공정은 P-sub, Nwell 공정을 채택하고 있다.

물론 ground를 0V가 아닌 다른 레벨로 설계 할 수도 있는데, 이런 경우는 Psub과의 short를 방지하기 위하여 통상적으로 Deep Nwell이라고 부르는 구조를 추가로 적용해야 한다.

 

Pwell/Nwell

Gate :

Polysilicon 재질의 gate를 wafer 위에 형성한다.

Poly와 Pwell/Nwell 사이에는 얇은 막의 SiO2가 형성되어 있고, 이 SiO2의 두께가 transistor의 특성을 결정하는 가장 중요한 요소이다. 이 SiO2는 전체 반도체 구조 중 가장 얇고 약한 구조이므로 이 부분을 보호하기 위해 회로적으로나 레이아웃으로나 적용해야 하는 몇 가지 주의사항들이 있다.

Gate Electrode

Source, Drain extention :

Short Channel Effect를 줄이고 Source/Drain 사이의 저항을 줄여주기 위한 공정으로 leakage current와 driving current에 영향을 준다.

Source/Drain extension

Spacer :

Silicide 공정 시 Source, Drain 연결을 방지하기 위한 공정

Spacers

Source,Drain Junction :

Ion implant, Anealing, Diffusion 공정을 통하여 Source, Drain 영역을 만들고,레이아웃에서는 흔히 active라는 이름으로 부른다.

보통 implant 시 N-type은 arsenic,phosphore, P-type은 boron을 사용한다.

 

Junctions

Silicide :

Active나 poly는 metal에 비해 저항이 크기 때문에 high speed 동작에 방해가 될 수 있다. 

이를 보완하기 위해 silicide라는 공정을 통하여 active, poly 위에 metalization 공정을 진행 해 주면 메탈에 가까운 저항값으로 줄여 줄 수 있다.

Transistor는 poly로 인하여 source/drain silicide가 자동으로 align이 맞춰지기 때문에 salicide라고 부르기도 한다.

(Salicide = Self-Aligned Silicide)

Silicide를 적용하면 전류가 표면을 따라 집중적으로 흐르므로 전류가 PN junction을 통하여 고르게 sub으로 분산되어야 하는 ESD 용 회로에서는 silicide를 적용하지 않는다.

또한 저항으로 사용하기 위한 active나 poly역시 저항성분이 있어야 하므로 silicide를 적용하지 않는다.

Silicide

 

 

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BEOL 공정:

 

 BEOL은 크게 metal과 via 공정으로 나눌 수 있는데, 두 공정 모두 metal을 입히는 공정이다.

Metal 종류에 따라 Reactive Ion Etching 공정과 Damascene 공정으로나누어 진다.

구리의 경우에만 Damascene 방식을 적용하는데, 우리말로 하면 상감기법이라 할 수 있다.

(상감청자의 무늬를 나타내는 하얀 진흙을 푸른 색 진흙위에 덮어바른 후 흰색 진흙을 긁어내면 원하는 무늬가 나오는 것과 같은 원리이다.)

두 방식의 차이는 아래 그림을 참고하면 된다.

Metal 형성의 두 가지 방법

Dishing, Erosion :

각 메탈을 형성한 후에는 다음에 진행 될 레이어의 고른 패턴을 얻기 위해 평탄화 작업을 거치게 되는데, 이를 CMP 공정이라 부른다. (CMP = Chemical Mechanical Planarization)

이 평탄화 공정 진행 시 SiO2와 metal이 깍여 나가는 정도가 다름으로 인해 나타나는 현상이 Dishing, Erosion 현상이다.

Dishing은 wide metal이 더 많이 깍여 나가는 것을 뜻하고, Erosion은 metal density가 높은 영역 전체가 많이 깍여 나가서 칩 표면의 단차가 생기는 것을 말한다.

예전 공정에서는 이 현상이 거의 문제가 되지 않았지만 미세공정에서는 윗 레이어의 패턴 형성에 큰 영향을 미치기 때문에 공정이 작아질수록 metal width 및 density rule, 인근 영역과의 metal density 차이에 관한 rule까지 만들어지고 있다.

Dishing and Erosion

 

Metal 외에도 PAD 관련 BEOL 공정이 있지만 PAD 종류가 워낙 다양하고, 보통 analog 블럭 내부에서 PAD까지 다루지는 않기 때문에 이번 포스팅에서는 다루지 않겠다.

대신 ESD 관련 포스팅이나, PAD에 관한 포스팅을 할 기회가 있으면 별도로 다룰 예정이다.

 

공정 관련 자료는 한글로 된 자료가 무척이나 많으므로 심도있게 공부하고자 하는 이들은 검색을 통해 더 공부하는 것도 좋은 자세이다.

본 포스팅에서 다룬 내용들은 레이아웃 시 기본적으로 알고 있어야 하는 개념이므로 잘 숙지해 두면 좋을 것 같다.