MOS Transistor matching - Well Proximity Effect (WPE)

 

MOS Transistor matching을 고려할 때 공정 관련하여 잘 알고 있어야 하는 두 가지가 Well Proximity Effect(WPE)와 STI(Shallow Trench Isolation)라고 할 수 있다.

본 포스팅에서는 이 중 Well Proximity Effect(WPE)에 대해 설명해 본다.

 

 반도체 공정 진행 중에는 패턴을 입히는 모든 단계마다 감광액(photoresist)을 사용하여 웨이퍼 상에 형성되어햐 하는 부분과 반대의 부분을 구분하게 되어 있다.

그래서 공정에서는 감광액의 특성이 아주 중요하다. 얼마나 중요하냐면 2019년 9월에 한국의 반도체 산업을 죽이기 위해 일본이 어떤 원료에 대해 수출규제를 단행해서 난리가 났던 일을 기억한다면 알 수 있을 것이다. 그 때 수출규제 했던 것이 바로 이 감광액이 되겠다.

 

 그렇다면 어떤 감광액이 좋은 감광액인지 살펴보자.

첫번째, 일단 감광액은 웨이퍼 표면에 잘 붙어 있어야 한다.(접착력이 좋아야 함)

두번째, 빛에 잘 반응해야 한다. (좋은 감광성을 가져야 함)

세번째, 웨이퍼에서 감광액을 지우는 ion 에칭 단계에서 잘 지워져야 한다. (웨이퍼에 남지 않고 세척이 잘 되어야 함)

네번째, 포토 공정에서 해상도가 좋아야 한다. (웨이퍼 상에 남는 부분과 없어지는 부분의 경계가 울퉁불퉁하지 않고 매끈해야 함)

다섯번째, 감광액이 덮여 있는 부분은 그 아래 패턴들에 대한 좋은 보호막이 되어야 한다. (빛이나 implant, 불순물 등이 통과하지 못하도록 해야 함)

 

이렇게 몇가지만 나열하고 봐도 좋은 감광액의 조건이 아주 까다로움을 알 수 있을 것이다.

그런데 이 감광액과 MOS transistor matching과 어떤 관계가 있기에 별도로 포스팅을 하는 걸까?

바로 감광액이 막고 있는 상태에서 진행되는 ion implant 공정 때문이다.

아래의 그림을 살펴보자.

 

Well edge에서의 Ion implant 농도 변화

 

Well 공정이 진행 될 때 Well의 패턴을 구분하는 지점에 감광액의 경계가 자리하게 되는데, 감광액이 완벽하지 않기 때문에 이 감광액의 경계부분에서는 ion implant의 일부가 감광액에 박히는 것이 아니라 주변으로 튀어 나오는 현상이 발생하게 된다. 때문에 실제 공정이 진행된 이후에 well의 경계 부분은 implant의 농도가 well 내부에 비해 더 높아지게 되는데, 이를 Well Proximity Effect라고 한다.

Ion implant는 Nwell(또는 Nsub), Pwell(또는 Psub) 각각 진행되기 때문에 이 현상은 Well의 안쪽 및 바깥쪽에 동일하게 발생한다.

그래서 Well 내부에 MOS transistor 레이아웃을 하게 되면 아래 그림과 같이 위치에 따라 실제 well 농도의 차이가 생기는 것이다.

레이아웃과 실제 well implant 농도

 

다른 디바이스에 비하여 MOS transistor는 gate 아래 well 영역에 채널을 형성하여 소스,드레인 간에 전류를 흐르는 동작원리를 가지고 있기 때문에 이 well 농도에 의해 특성의 영향을 많이 받는다.

채널은 well의 major implant와 반대 극성으로 형성되기 때문에 well의 implant 농도가 올라가면 MOS transistor의 Vth도 함께 올라간다. 즉, well implant 농도가 높은 곳에 있는 MOS transistor의 Id 전류는 줄어들게 되는 것이다.

 

위의 그림은 Well edge로부터의 거리와 transitor Vth 및 Id 전류와의 상관관계를 나타낸다.

Well edge에 가까울수록 급격하게 Vth가 올라가는 것을 알 수 있다.

 

 그렇다면  matching이 되어야 하는 두 transistor들을 위의 그림과 같이 well edge에 배치한다면 어떻게 될까?

짐작한 대로 오른쪽 transistor의 Vth가 더 높아서 전류를 적게 흘리게 된다. 

이제 Well Proximity Effect가 무엇인지, 또 어떤 결과를 가져오는지 알았기 때문에 이에 대비한 레이아웃을 어떻게 해야 하는지는 쉽게 알 수 있다.

매칭이 중요한 transistor는 well edge로부터 충분이 떨어진 곳에 그리거나, 그렇지 못할 경우에는 두 transistor와 well edge로부터의 거리가 똑같도록 레이아웃을 하면 된다. 이 때 transtor well edge와의 거리는 채널이 형성되는 poly gate가 기준이 된다.

 

 

Well 내부의 transitor 배치 예

 

위의 두 그림을 참고하면 어떻게 transistor를 배치해야 할 지 알 수 있을 것이다.

Well 외부의 transistor 배치 예

 

물론 위 그림과 같이 well 바깥쪽도 동일한 이유로 well edge로부터 matching 되어야 하는 디바이스와의 거리를 동일하게 맞춰주어야 한다.

 

실제로 WPE는 특정 공정에서는 심각하기 때문에 post simulation 결과가 pre-simulation에 비해 상당히 안좋게 나오는 경우도 많이 있다. (Post simulation결과가 다르다는 말은 다행스럽게도 이 현상은 simulation이 가능하다는 말)

대부분의 공정에서 중요한 아날로그 transistor들은 well edge로부터 얼마 이상의 거리를 두고 배치하라는 가이드를 디자인 룰 파일에 명시하고 있으니 언제나 레이아웃 하기 전에 디자인 룰 파일을 잘 살펴보는 것을 잊지 않도록 하자.

 

그리고 이 현상은 well에 대해서만 설명을 했지만, implant 공정으로 진행되는 P-plus, N-plus edge에서도 동일하게 적용된다. 이 또한 simulation이 가능하므로 회로 설계자들을 닥달해서라도 꼭! post-simulation을 확인하는 습관을 들이도록 하는 게 좋겠다.

P-plus,N-plus 패턴과 관련된 WPE 영향은 guardring 레이아웃과도 밀접한 영향이 있으므로 추후 실제 패턴 예에서 추가로 설명하도록 할 예정이다.