아날로그 레이아웃에 사용되는 디바이스 중 가장 많이 사용되는 것은 당연히 MOS Transistor이므로 디바이스 별 matching 중 MOS transistor matching에 대해 가장 먼저 설명하여야 할 것 같다.
(이 포스팅을 읽기 전에 Matching technique - Common centroid & Interdigitation 포스팅을 먼저 보시면 도움이 됩니다.)
MOS transistor을 포함하여 모든 디바이스들의 matching 기본은
1) 동일한 orientation
2) 동일한 사이즈의 unit device 사용
3) Dummy device 사용
이 된다. 여기에 더해서 MOS transistor의 경우는
3) source 와 drain 사이의 전류가 흐르는 방향을 통일할 것
을 항상 생각하면 좋은 matching 특성을 가지는 레이아웃을 할 수 있다.
동일한 orientation 이 필요한 이유 :
일단 여기서 말하는 orientation이란, 디바이스를 어떻게 놓느냐 하는 말로서, 90도, 180도, 270도로 회전을 할 것인지, X축이나 Y축 기준으로 mirroring을 할 것인지를 뜻하는 말이다.
아래의 그림처럼 하나는 R0로, 다른 하나는 90도로 회전하여 놓으면 동일한 orientation이 아닌 것으로 이렇게 놓인 두 device는 특성이 동일하지 않은, 즉 match 되지 않는다고 말할 수 있다.
특히 MOS transistor의 경우 동일한 orientation을 갖도록 레이아웃 하는 것이 중요한 이유는 아래의 그림을 보면 잘 이해 할 수 있다.
반도체 공정 중에서도 Ion implant 공정이 진행 될 때에는 Ion channeling 현상(특정 방향에서 주입한 Ion이 Si 격자를 피하게 되어 이론치보다 더 깊이 들어가게 되는 현상)을 피하기 위해 약 7도 정도의 각도로 기울기를 주어 이온 주입을 하게 된다. (이를 보통 tilt 라고 표현함)
그런데 source, drain 에 대한 Ion implant 이전에 gate가 먼저 형성되어 있으므로, 그림 2의 왼쪽과 같이 ion이 gate에 가로막히는 shadow region이 존재하게 된다. 그러면 그림 2의 오른쪽과 같이 source, drain 영역이 비대칭으로 형성이 된다.
그러니 MOS transistor의 orientation을 그림 1과 같이 놓는다면 당연히 특성이 달라질 것이다.
하나의 MOS transistor 배치를 할 때는 아래 그림 3의 위쪽처럼 놓으면 안되고 아래처럼 놓아야 하는것은 기본 중의 기본이다. (단, 디지털 로직 회로에서는 예외)
그런데 레이아웃을 하다 보면 많은 경우에 matching이 아주 중요한 디바이스를 아래 그림 4의 아래쪽과 같이 mirror Symmetry 형태로 레이아웃을 하곤 한다. 회로가 어떤 회로냐에 따라 다르겠지만 전류 bias 회로인 경우에는 반드시 그림 4의 위쪽과 같이 source to drain 전류 방향이 동일하도록 Step symmetry 로 배치해야 한다.
전류 bias 회로가 아닌 Differential input 회로일 경우에는 아래 그림 5 ,그림 6과 같이 common centroid로 배치하는 습관을 들이도록 한다. 이렇게 배치를 하면 mirror symmetry 형태로 라우팅을 하더라도 matching이 됨을 알 수 있다.
동일한 사이즈의 unit device 를 사용하여야 하는 이유 :
이제 동일한 orientation이 아닌 동일한 size에 관하여 생각해 보기 위해 아래와 같이 width 24u인 왼쪽 Tr과 width 6u transistor가 직렬로 연결된 오른쪽 Tr의 parasitic cap, poly 저항을 계산해 보자.
먼저, width=W, diffusion length Ldiff를 갖는 transistor의 diffusion/substrate capacitance 및 poly gate 저항값 계산을 하면 아래의 그림에 표시된 수식과 같이 될 것이다.
위의 그림 8에 있는 transistor와 total width가 W로 동일하지만 unit width를 1/2, 1/3로 나누어서 diffusion/substrate capacitance 를 계산해 보자.
그림 9를 보면 알 수 있듯이 unit width를 줄이면서 source,drain 영역을 공유하면 전체 diffusion/substrate capacitance 값이 줄어든다는 것을 알 수 있다.
물론 unit width를 줄이고 source, drain 영역을 공유하지 않으면 전체 diffusion/substrate capacitance 값은 줄어든다고 할 수는 없다. 이 때는 정확하게 디자인 룰에 따른 면적을 계산해야 한다.
그러나 active를 공유하여 레이아웃을 할 때는 unit width가 어느정도까지는 작아질수록 parasitic capacitance도 줄어들기 때문에 길쭉한 하나의 Tr을 사용하는 것보다는 unit width를 적당히 줄여서 여러개의 Tr을 사용하는 것이 유리하다는 것을 알 수 있다.
이번에는 gate poly 저항값에 대한 계산을 해 보자.
Gate poly는 메탈에 비해 저항값이 크기 때문에 poly 저항값은 transistor특성을 결정하는 데 있어 중요한 요소이다.
Gate poly 저항값은 위의 그림 10에서 보이듯이 unit width를 1/4로 바꾸었을 때 역시 1/4로 줄어들었다.
위의 capacitance, gate poly 저항값 계산을 통하여 total width가 동일하더라도 unit width을 바꿈에 따라 transistor의 parasitic capacitance, 저항값이 변화가 생긴다는 사실을 알 수 있다. 이러한 변화는 아날로그 회로에서는 중요한 특성 차이로 나타날 수 있으므로 동일한 특성을 가져야 하는 디바이스들은 반드시 동일한 사이즈로 레이아웃 해야 한다.
그렇다면 이번에는 그림 7의 두 transitor들을 실제 current mirror 회로에 적용하여 디바이스 배치를 생각해 보자
아래 그림 11 왼쪽처럼 M2가 M1의 4배의 width를 갖는 current mirror회로에 대해, 위에서 설명한 바 대로 M2가 M1의 4배의 width를 갖는 동일한 사이즈인 Tr 4개로 레이아웃 배치를 왼쪽과 같이 배치했다. 만약 이상적인 공정에서는 정확하게 Iout = 4XIin 이 될 것이다.
그러나 실제 공정은 이상적이지 않으므로, 예를 들어서 그림 12처럼 X축으로 Tr 하나의 거리마다 1%씩 W/L 비율이 변화되는 공정 변수가 있다고 가정을 해 보자.
위의 그림 11과 같이 배치한다고 하면 Iout = 4Iin이 아닌 4.1Iin이 되어버린다.
그러나 M1 위치를 가운데로 옮겨서 M1,M2 배치의 중심축이 동일하게 가운데에 위치하도록 common centroid로 바꾼 후 다시 계산하여 보면 Iout은 Iin의 정확하게 4배가 되는 것을 알 수 있다.
이렇듯 common centroid로 배치하는 것은 unit size로 레이아웃 하는 것에 더하여 어떠한 종류의 mismatch 변수를 만나더라도 레이아웃 과정에서 방어 가능한 최선의 배치가 될 수 있다.
위의 current mirror 예에서는 X축에 대한 변수를 예로 들었지만, 실제 공정 진행 중에는 mismatch 변수의 방향을 예측할 수 없으므로 differential input과 같이 두 디바이스의 특성이 정확하게 일치하여야 할 때는 최대한 그림13과 같이 cross quad 형태로 배치해야 한다.
그러나 실제 레이아웃을 해 보면 cross quad로 배치할 때 레이아웃 공간이 많이 커지는 것이 단점이 된다.
최대한 레이아웃 공간을 줄이기 위해 만약 두 디바이스의 source 혹은 drain이 공유 가능하다면 그림13의 오른쪽 그림과 같이 active를 공유하도록 레이아웃 하는 것이 레이아웃 사이즈를 줄일 수 있다.
또한 실제 레이아웃 해야 할 회로의 디바이스가 꼭 위의 예들처럼 간단히 2개의 디바이스로 되어 있지 않다. 때로는 3개 혹은 그 이상의 디바이스를 매칭시켜야 할 때도 있다.또 각각의 디바이스를 구성하는 멀티 디바이스 개수도 정해져 있지 않기 때문에 회로에 나타난 디바이스 개수와 멀티를 정해진 공간 안에서 최대한 common centroid 형태로 배치하여야 한다.
아래 그림 14는 여러 다른 종류의 디바이스 개수에 대한 common centroid 예이므로 잘 살펴 보도록 하자.
공간 부족 등의 이유로 cross quad 형태로 배치하기 어려울 경우에는 MOS transistor는 길쭉한 모양이기 때문에 아래 그림 15와 같이 inter-digitation 배치도 많이 하는 편이다. A,B 각각 4개의 Tr을 왼쪽, 오른쪽에 따로 놓는 것 보다는 이렇게 inter-digitation으로 배치하는 것이 훨씬 matching 이 좋은 배치이다.
Inter-digitation 배치 역시 디바이스 갯수와 멀티 개수에 따라 정해져 있는 것이 아니므로 회로에 있는 대로 많은 고민을 하며 배치해야 한다. 아래 그림 16에 여러가지 경우의 inter-digitation 배치의 예를 나타내었다.
Dummy device 사용 :
별도로 포스팅하게 될 STI stress에 의하여 active를 공유하는 여러 개의 MOS transistor의 경우, 가운데에 위치한 transistor와 active edge에 위치한 transistor는 Vth에 차이가 발생한다.
또한 가운데에 위치한 actice 와 edge에 위치한 active의 parasitic capacitance도 엄밀하게 보면 다르기 때문에 finger 여러개로 사용하는 MOS transistor의 양 끝에 동작하지 않는 dummy transistor들을 붙여서 레이아웃 하게 되면 matching 특성을 더 좋게 할 수 있다.
공간에 여유가 있다면 회로 설계자와 협의 후 dummy transistor을 추가하도록 한다.
구체적인 transistor dummy 레이아웃 예는 레이아웃 실 예를 다룬 포스팅에서 소개하도록 하겠다.
Routing for Matching:
길게 설명한 디바이스 배치를 실제 레이아웃에 아무리 열심히 적용하여도 결정적으로 라우팅에서 matching을 고려하지 않는다면 소용없어진다.
아래 그림 18을 예로 보자.
위의 레이아웃에서 S1,S2의 전류가 A위치로 연결이 된다고 하면, 위쪽의 라우팅은 A-S1 사이의 저항이 A-S2 사이의 저항보다 훨씬 작다. 즉, 라우팅에서 matching이 되지 않는 것이다.
이런 라우팅은 특히 S1,S2의 전압값이 똑같아야 하는 경우라면 더욱 문제가 될 수 있다.
Maching이 중요한 디바이스라면 아래쪽 레이아웃과 같이 A-S1, A-S2 사이의 저항이 같도록 라우팅하여야 한다.
이제까지 조금 지루할 만한 MOS transistor maching 레이아웃 방법을 살펴보았다.
그럼 아래 회로에서 M1,M2 레이아웃을 a,b,c 세 가지로 하였을 때 가장 matching 특성이 좋은 레이아웃을 골라보자.
a 처럼 레이아웃 하면 안된다는 것은 바로 알 것이다. (이것이 바로 systematic mismatch의 예)
실제 레이아웃 엔지니어들은 c와 같이 주로 레이아웃을 한다.
하지만 위의 세 개 중에 matching 특성만으로 고르자면 b가 c보다는 좋은 레이아웃이다.
이 글을 잘 읽었다면 왜 그런지 설명할 수 있을 것이다.
(설명이 안된다면 다시 한 번 천천히 읽어보세요~)
그럼, 이번 포스팅은 이것으로 마치도록 한다. 뿅!
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